Новий метод генерування тестових кодів для виявлення  множинних пошкоджень Stuck-at-Faults у комбінаційних  схемах. Частина 1

Б.Є. Рицар

doi:10.15407/intechsys.2025.02.034

Автор(и)

Б.Є. Рицар Інститут інформаційно-комунікаційних технологій та електронної техніки, Національний університет «Львівська політехніка» https://orcid.org/0000-0002-2929-2954

DOI:

https://doi.org/10.15407/intechsys.2025.02.034

Ключові слова:

комбінаційна схема, одиничне та множинне пошкодження stuck-at-faults (0/1), q-розбиття мінтермів, неістотні змінні, вектор тестових кодів

Анотація

Вступ. Важливим розділом логікового проєктування цифрових пристроїв є технічна діагностика, в межах якої розробляються методи перевірки технічного стану пристроїв для забезпечення надійності їх роботи. Виявити несправність у схемі пристрою можна послідовністю контрольних тестів (генеруванням векторів тестових кодів) на її входах та спостереження результатів на її виходах. На практиці проєктування мікросхем часто трапляються ситуації, коли пошкодження типу stuck-at-faults (0/1) можуть виникати як в одній точці схеми, так і в кількох різних взаємопов’язаних точках схеми одночасно, які складно виявляти. Відомі методи діагностики множинних пошкоджень такого типу, які ґрунтуються на моделюванні одиночних помилок та символьних методах, не забезпечують переконливі докази достовірності результату, що знижує надійність процесу проєктування.

Мета статті. Запропонувати метод генерування векторів тестових кодів для виявлення як одиночних, так і множинних пошкоджень типу stuck-at-faults (0/1) у комбінаційних пристроях, який порівняно з відомими методами може забезпечувати достовірні результати з допомогою реалізації простих операцій і процедур.

Методи. Запропонований метод генерування тестових кодів ґрунтується на числовому теоретико-множинному підході до реалізації всіх операцій і процедур, а саме: штучного впровадження у булвий простір повної функції f x x x ( , ,..., ) 1 2 ï , що описує роботу схеми досліджуваного комбінаційного пристрою, одної або більше (до n - 1 ) неістотних змінних та застосуванні процедури q-розбиття мінтермів досконалої ТМФ Y1 функції f.

Результати. За допомогою згенерованих запропонованим методом векторів тестових кодів можна визначити в схемі пристрою як місце пошкодження, так і тип одиночного та множинного stuck-at-faults (0/1) пошкодження. Показано застосування процедури q-розбиття двійкових мінтермів, на основі якої реалізується впровадження одної неістотної змінної та формування псевдодосконалої ТМФ 1 Yxi /~ функції f для визначення одиночних пошкоджень, а також більше (від двох до n1) неістотних змінних та формування відповідних псевдодосконалих ТМФ функції f для визначення множинних пошкоджень.

Висновки. Завдяки застосуванню числового теоретико-множинного підходу для виконання операцій і процедур пропонований метод, порівняно з відомими, відрізняється відносно простішою практичною реалізацією виявлення згаданих несправностей як в будь якій одній точці, так і в одночасно кількох точках досліджуваної схеми. Зазначені переваги методу ілюструють наведені в статті приклади визначення можливих пошкоджень у реальних схемах комбінаційних пристроїв.

Посилання

Rytsar B. Ye. A Simple Stuck-at-faults Detection Method in Digital Combinational Circuits. Control Systems and Computers, 2023, Vol. 1 (301), 5–17. https://doi.org/10.15407/csc.2023.01.005

Rytsar B. Ye. A Simple Stuck-at-faults Detection Method in Digital Combinational Circuits. II. Control Systems and Computers, 2024, Vol. 1 (301), 3–17. https://doi.org/10.15407/csc.2024.01.003

Azam Beg. A framework for finding minimal test vectors for stuck-at-faults. 3rd Inter. Conf. ICICT’2009 – Aug 2009,Karachi, Pakistan, 259–262.

Jong Chang Kim, Vishvani D. Agraval, Kewal K. Saluja. Multiple Faults: Modeling, Simulation and Test. 7th ASPDAC and 15th Int’l Conf. on VLSI Design, 2002, pp. 592–597.

Jutman A., Ubar R. Design error diagnostic in digital circuits with stuck-at-fault model. Microelectronics Reliability, 28 Febr. 2000, Vol. 40 (2), 307–320.

Koundinya P., Reddy S., Deepak V., Rutwesh K., Deshpande A.. Test Set Generation for Multiple Faults in Boolean Systems using SAT Solver. 12th Inter. Conf. ICCCNT – 06-08 July 2021, 329–340.

Parag K. Lala. An Introduction to Logic Circuit Testing. Morgan & Claypool, 2009, 111 p.

Kohavi Z., Jha N. Switching and Finite Automata Theory. Cambridge University Press, 2010, 206—250.

Leila Malihi, Razieh Malihi. Single stuck-at-faults detection using test generation vector and deep stacked-sparse-auto-encoder. SN Applied Sciences, 2020, Vol. 2 (1715). https://doi.org/10.1007/s42452-020-03460-0

Fujiwara H. Logic testing and design for testability. In Comp. Syst. Series. Cambridge, MA: Mass. Inst. Tech, 1986.

Karkouri Y, Aboulhamid. Multiple Stuck-at Fault in Logic Circuits. URL: http://www.iro.umontreal.ca/~aboulham/pdfs_sources/KCCVLSI.pdf

Rytsar B.Ye. Dekompozytsija bulovykh funktsij metodom q-rozbyttja. UsiM, 1999, Issue 6, 29–42. [In Ukrainian: Рицар Б.Є. Декомпозиція булових функцій методом q-розбиття. 1]

Rytsar B.Ye. Teoretyko-mnozhynni optymizatsijni metody lohikovoho syntezu kombinatsijnykh merezh. Dissertation DSc (Engineering), Lviv, 2004, 138–142. [In Ukrainian: Рицар Б.Є. Теоретико-множинні оптимізаційні методи логікового синтезу комбінаційних мереж: дис. доктора техн.наук. Львів, 2004,138–142.]

Rytsar B., Romanowski P., Shvay A. Set-theoretical Constructions of Boolean Functions and theirs Applications in Logic Synthesis. Fundamental Informatica, 2010, Vol. 99, №3, 339–354.