Оптимізація дворівневої схеми автомата Мілі у базисі FPGA

Анотація

Вступ. Однією з найважливіших частин будь-якої цифрової системи є пристрій управління (ПУ), який координує взаємодію інших блоків системи. Зазвичай, схема ПУ визначається алгоритмом керування, а проєктування кожного ПУ починається від початку через унікальність алгоритму його роботи.

Від оптимальності характеристик ПУ залежить якість цифрової системи. Тому розробка ефективних методів оптимізації схем ПУ є настільки важливою. При синтезі схеми ПУ виникає ряд проблем оптимізації: зменшення площі мікросхеми ПУ, підвищення продуктивності, зниження енергоспоживання. Відомо, що вирішення першої з цих задач дає змогу покращити інші характеристики схеми.

Мета роботи. озглянути проблему і запропонувати метод зменшення площі мікросхеми при реалізації схеми ПУ з використанням мікросхем FPGA (field-programmable logic array).

Методи. Об’єктами дослідження обрано мікросхеми FPGA та модель мікропрограмного автомата (МПА) Мілі. При реалізації схеми МПА в базисі FPGA використовують табличні елементи LUT (look-up table) і вбудовані блоки пам’яті (EMB). Оскільки домінуючим виробником мікросхем FPGA є AMD Xilinx, запропонований у статті метод орієнтований на FPGA цієї компанії.

Результати. Запропоновано спосіб зниження витрат на обладнання при реалізації схеми МПА Мілі в базисі FPGA. Метод заснований на спільному використанні вбудованих блоків памяті EMB і елементів LUT. Граничним вважається випадок, коли розробник може використовувати лише один блок EMB. Для оптимізації схеми використовуються методи заміни входів автоматичних автоматів і подвійного кодування станів. Запропонований спосіб дозволяє зменшити кількість використовуваних елементів LUT до 18%. Наведено приклад застосування запропонованого методу. Показано умови доцільності використання методу.

Висновки. Проведене дослідження показало, що є сенс модифікувати запропонований метод для випадку автоматів Мура.