New Method for Generating Test Codes to Detect Multiple Stuck-at-Faults in Combinational Circuits. Part 2

Б.Є. Рицар

doi:10.15407/intechsys.2025.03.003

Автор(и)

Б.Є. Рицар Національний університет «Львівська політехніка», Інститут інформаційно-комунікаційних технологій та електронної техніки https://orcid.org/0000-0002-2929-2954

DOI:

https://doi.org/10.15407/intechsys.2025.03.003

Ключові слова:

комбінаційна PIPO-схема, одиночне та множинне пошкодження типу stuck-at-faults (0/1), процедура q-розбиття системних мінтермів, неістотні змінні, вектор тестових кодів

Анотація

Вступ. Діагностувати множинні несправності stuck-at-faults (0/1) у цифрових схемах типу PIPO значно складніше, ніж у пристроях типу PISO (частина 1). Функції системи переважно взаємопов’язані між собою, а отже, виявлене пошкодження в якійсь одній функції схеми може передатися інших функцій системи, що описує роботу досліджуваної схеми. Відповідно, методи генерування тестових кодів на основі одиночних несправностей не працюють для схем типу PIPO, а ті методи й алгоритми діагностики, що використовують моделювання одиночних несправностей, ускладнені додатковими процедурами, не дають надійного результату. Аналогічний висновок про певні практичні обмеження можна також зробити і до аналітичних підходів до розв’язання зазначеної проблеми виявлення множинних несправностей stuck-at-faults (0/1) у цифрових схемах типу PIPO.

Мета статті. Запропонувати метод генерування векторів тестових кодів для виявлення як одиночних, так і множинних пошкоджень типу stuck-at-faults (0/1) у комбінаційних пристроях типу PIPO, який порівняно з відомими методами й алгоритмами може забезпечувати достовірні результати з допомогою реалізації простих операцій і процедур.

Методи. Запропонований метод генерування тестових кодів ґрунтується на числовому теоретико-множинному підході до реалізації всіх операцій і процедур, а саме: штучного впровадження у буловий простір заданої системи повних функцій F(X), X = {x₁, x₂, …, x_n }, що описує роботу досліджуваної PIPO-схеми, одної або більше (до n  1) неістотних змінних та застосуванні процедури q-розбиття до системних мінтермів з урахуванням індексів функцій заданої системи F(X).

Результати. Завдяки застосуванню процедури q-розбиття системних мінтермів впровадження «неістотних» змінних у буловий простір заданої системи забезпечує виявлення всіх можливих як одиночних, так і множинних пошкоджень типу stuck-at-faults (0/1) у досліджуваній схемі. Унаслідок цього формуються 2^r( r = 1, 2, ..., n-1 ) псевдодосконалих ТМФ «пошкодженої» системи F(X), на підставі яких після виконання простих операцій спрощення одержуються шукані вектори тестових кодів, з допомогою яких можна визначити в схемі як місце пошкодження, так і тип одиночного та множинного stuck-atfaults (0/1) пошкодження.

Висновки. Запропоновано новий метод генерування векторів тестових кодів для визначення місця і типу stuck-at-faults (0/1) одиночних і множинних пошкоджень у комбінаційних PIPO-схемах, що ґрунтується на штучному впровадженні в досліджувану схему одної і більше неістотних змінних та застосуванні процедури q-розбиття системних мінтермів заданої системи булових функцій. Порівняно з відомими методами та алгоритмами метод відрізняється відносно простішою реалізацією та надійністю отриманих остаточних результатів практичної діагностики без застосування додаткових засобів та обмежень. Наведені в статті приклади визначення місця і типу stuck-at-faults (0/1) одиночних і множинних пошкоджень ілюструють ефективність пропонованого методу.

Посилання

Rytsar B.Ye. A Simple Stuck-at-faults Detection Method in Digital Combinational Circuits. Control Systems and Computers, 2023, Vol. 301 (1), 5–17. https://doi.org/10.15407/csc.2023.01.005

Rytsar B.Ye. A Simple Stuck-at-faults Detection Method in Digital Combinational Circuits. II. Control Systems and Computers, 2024, Vol. 301 (1), 3–17. https://doi.org/10.15407/csc.2024.01.003

Thamarai S.M., Kuppasamy R., Meyyappan T. Fault Detection and Test Minimization Methods for Comnational Circuits – A Survey. Inter. J. Comp. Trends and Technology, 2011 ,Vol. 21 (2), 140–146.

Takahashi H., Boateng K.O., Saluja K.K., Taramatsu Y. On diagnosing multiple stuck-at faults using multiple and single fault simulation in combinational circuits. in IEEE Trans. Comp.-Aid. Design of Integrated Circuits and Systems, 2002, Vol. 21 (3), 362–368. https://doi.org/10.1109/43.986429

Jutman A., Ubar R. Design error diagnostic in digital circuits with stuck-at-fault model. Microelectronics Reliability, 2000, Vol. 40 (2), 307–320. https://doi.org/10.1016/S0026-2714(99)00203-6

Huang S.Y, Chen K.C, Cheng K.T. Incremental Logic Rectification. In: Proc. VLSI Test Symposium, 1997, 134B139 p.

Sarang S. Samangadkar, Shridhar S. Dudam, Amit Kumar Sinha. Fault Diagnosis in Combinational Logic Circuits: A Survey. IJSRD, 2015, Vol. 3 (2), 2051–2054.

Liu J., Veneris A., Abadir M.S. Efficient and Exact Diagnosis of Multiple Stuck-At-Faults. 2002. URL: https://www.researchgate.net/publication/228964338

Dall’Occo F., Dalpasso M., Favalli M. Techniques for SAT-Based Boolean Reasoning on Multiple Faults Affecting Logic Cells and Interconnects in Digital ICs. Electronics, 2022, Vol. 11 (3), Article 382. https://doi.org/10.3390/electronics11030382

Lin C.C, Chen K.C, Chang S.C, Marek-Sadowska M, Cheng K.T. Logic Synthesis for Engineering Change. Proc. Design Automation Conference, Jun. 1995, 647–652. https://doi.org/10.1145/217474.217604

Karkouri Y., Aboulhamid M. Multiple Stuck-at Fault in Logic Circuits. URL: http://www.iro.umontreal.ca/~aboulham/pdfs_sources/KCCVLSI.pdf

Liu Y., Xu Q. On modeling faults in FinFET logic circuits. IEEE Inter. Test Conf., 2012, Paper 11.3. https://doi.org/10.1109/TEST.2012.6401565

Parag K. Lala. An Introduction to Logic Circuit Testing. Morgan & Claypool, 2009, 111 p.

Kim J.C., Vishvani D. Agraval, Kewal K. Saluja. Multiple Faults: Modeling, Simulation and Test. 7th ASPDAC and 15th Int’l Conf. on VLSI Design, Jan. 2002.

Rytsar B.Ye. Decomposition of the Bolean Functions by the q-decomposition method. USiM, Kyiv, 1999, Issue 6, 29–42. [In Ukrainian: Рицар Б.Є. Декомпозиція булевих функцій методом q-розбиття.УСиМ.]

Rytsar B.Ye. Theoretic-Set Optimization Methods for Logic Synthesis of Combinational Networks: dys. doktora tekhn. nauk. Lviv, 2004, 348 p. [In Ukrainian: Рицар Б. Є. Теоретико-множинні оптимізаційні методи логікового синтезу комбінаційних мереж: дис. д-ра техн. наук. Рицар Б.Є. Львів, 2004. 348 с.]

Sasao T. Switching Theory for Logic Synthesys. Kluwer Academic Publishers, 1999, 361 p. https://doi.org/10.1007/978-1-4615-5139-3

Kohavi Z., Jha N. Switching and Finite Automata Theory. Cambridge University Press, 2010, 206–250. https://doi.org/10.1017/CBO9780511816239